視覺矽平台
iCatch’s SoCs are powering a diversity of camera applications in
multiple markets.
從自研的 Camera SubSystem IP 到 Physical AI Sensor Bridge（PAISB），芯鼎科技（iCatchtek）的矽設計平台驅動下一世代 AI Vision SoC，涵蓋車用、機器人、監控，以及 Physical AI 邊緣系統等應用場域。此設計平台歷經三個世代演進，橫跨 Frame-buffer 與 Line-buffer ISP 架構，從早期 DSC SoC，到現今的 Gen5 Chiplet / SoC 平台，以及最新的 PAISB Physical AI Sensor Bridge。
芯鼎的矽產品組合涵蓋兩大 ISP 架構： Frame-buffer ISP（Gen3 DSC SoC 至 Gen5 Chiplet 平台）、 Line-buffer ISP（Mobile ISP M2、Camera ISP Ci3，以及新一代 PAISB E10/E25）。Gen5 平台導入模組化 SoC / Chiplet 架構，支援 8K 影像處理與 4–16 TOPS AI 推論能力；而 PAISB E10/E25 則針對 10/25GbE Ethernet sensor bridging（1.2 Gp/s） 優化，專為 NVIDIA Holoscan 相容的 Physical AI 系統打造。
芯鼎在四大核心子系統具備深厚自研能力：Camera SS、Display SS、Media SS、Memory SS，構成所有矽產品的基礎架構；其他子系統（CPU、Security、MCU、Compute、Storage、Peripheral、Connectivity）則採用成熟第三方 IP，加速整合並降低風險。
從 RTL 設計、Formal Verification、Emulation、FPGA Prototyping、Tape-out、產品驗證（Qualification）、SOM Board，到 Linux / ROS / RTOS 軟體整合，芯鼎皆提供完整端到端設計流程。
Camera SubSystem 透過雙路徑壓縮管線處理感測器原始影像資料（Raw Frame）。Sensor Interface Engine 接收原始影像，同時輸出至：ISP Engine（產出 Compressed & Tile YUV）、Raw Buffer Path（Compressed & Tile Raw），並透過內部 interconnect bus 管理，Display Engine 與 Codec Engine 可直接存取壓縮資料，有效降低 DRAM 存取次數。
此架構整合三大子系統 IP：Camera.SS（Sensor Front-end）、Display.SS（影像輸出）、Media.SS（編解碼），並結合 ARM、TMC 與自研 IP 模組。
Raw / YUV Buffer Management（Tile & Ring Buffer 架構）
Tile Raw Buffer Management：傳統設計需經 AXI → DDR → PHY → DRAM，延遲高且耗能。 芯鼎透過 Tile 架構減少 ISP line-buffer 使用，避免完整 DDR round-trip，大幅降低延遲與功耗。
Tile YUV Ring Buffer Management：YUV 資料直接透過內部 SRAM（TCM）送入 H.264 / HEVC Codec，避免不必要的 DRAM 存取。 搭配 Ring Buffer 管理機制，進一步提升效能並降低頻寬與功耗。
彙整數十年 ISP 技術經驗，打造可授權（Licensable）的 ThetaEye.AI ISP IP，結合高影像品質、多感測器融合與 AI 增強能力，並內建完整 3A 引擎，適用於手機、車用、監控與無人機應用。
支援多模態感測器輸入，包括：RGB、Infrared、Event Sensor、FLIR Thermal、LiDAR、Radar，透過 Long Reach SerDes（IPI）介面接入。
ISP Pipeline 分為三大階段：
Pre-process：感測器前處理與線性化
Core-process：Demosaic、降噪、HDR 合成、Tone Mapping
Post-process + 3A：AE / AF / AWB 與輸出格式處理
並搭配 DSP / NPU 加速 AI 影像增強運算。
芯鼎深耕 ISP 技術超過 20 年，第十代 ThetaEye.AI ISP 在效能與低功耗間取得最佳平衡，已成為業界領先的 AI ISP IP 解決方案。